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| FPGA應(yīng)用設(shè)計就業(yè)班招生簡章 |
入學(xué)要求: |
理工科類專科（包括專科）以上學(xué)歷，有C語言硬件電路基礎(chǔ)，通過入學(xué)測驗。 |
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就業(yè)承諾 |
1. 培訓(xùn)合格學(xué)員可提供就業(yè)保障；
2. 對學(xué)員進行職業(yè)素養(yǎng)教育；根據(jù)學(xué)院實際情況建立學(xué)員就業(yè)檔案，確保準確的為學(xué)員提供就業(yè)服務(wù)，保證就業(yè)質(zhì)量。 |
| 教學(xué)質(zhì)量保障 |
◆ 我們采用3.0的教學(xué)方式，教學(xué)過程中特別注重實驗教學(xué)，讓學(xué)員在實踐中迅速提高；
◆ 提供學(xué)員職業(yè)素養(yǎng)教育；
◆ 培訓(xùn)合格學(xué)員可提供就業(yè)保障;
◆ 培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓(xùn)班中重聽；
◆ 培訓(xùn)結(jié)束后免費提供半年的技術(shù)支持，充分保證培訓(xùn)后出效果 |
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開課時間 |
課時：脫產(chǎn)學(xué)習(xí)1個月（周六、周日休息），每天4個學(xué)時；開課時間：2025年7月14日..用心服務(wù)..........--即將開課--..............................(請抓緊報名)
詳情請聯(lián)系負責(zé)老師：021-51875830 趙老師 手機：15921673576/13918613812 |
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上課地點： |
| 上課地點：【上海】：同濟大學(xué)(滬西)/新城金郡商務(wù)樓(11號線白銀路站)
【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學(xué)成教院 【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路)
【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號（中和大道） |
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學(xué)費優(yōu)惠措施 |
| 兩人同時報名，享受95折優(yōu)惠；三人及三人以上同時報名，享受9折優(yōu)惠。 |
各階段課程安排說明 |
● 課程目標(biāo)
通過本課程的系統(tǒng)學(xué)習(xí)，可以使學(xué)員由淺入深的掌握FPGA設(shè)計的方方面面，能夠獨立勝任FPGA系統(tǒng)硬件設(shè)計、邏輯設(shè)計和系統(tǒng)設(shè)計等方面的工作。課程目標(biāo)包括：
1. 精通電路設(shè)計EDA軟件的操作與使用；
2. 掌握FPGA核心電路以及外圍接口電路設(shè)計方法；
3. 掌握FPGA硬件電路的調(diào)試方法和技巧；
4. 精通硬件描述語言Verilog HDL的設(shè)計和仿真；
5. 精通基于FPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計方法；
6. 精通基于FPGA的信號處理系統(tǒng)設(shè)計方法；
7. 掌握基于FPGA的SoPC系統(tǒng)設(shè)計方法；
8. 掌握FPGA與其他處理器，如ARM、DSP等互聯(lián)系統(tǒng)的設(shè)計開發(fā)；
9. 掌握FPGA實際項目案例開發(fā)流程。
◆ 免費頒發(fā)證書：嵌入式《FPGA系統(tǒng)設(shè)計工程師證書》◆ |
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第一階段：FPGA硬件設(shè)計工程師 |
◆課程目標(biāo)
- 職場定位：Hardware Development Engineer for FPGA
- 本期目標(biāo)：FPGA系統(tǒng)設(shè)計是現(xiàn)在熱門的嵌入式系統(tǒng)設(shè)計領(lǐng)域之一。和DSP和ARM系統(tǒng)設(shè)計相比，F(xiàn)PGA系統(tǒng)設(shè)計更接近底層硬件電路，因此清晰的硬件系統(tǒng)概念在FPGA設(shè)計中起著至關(guān)重要的作用。一個精通硬件電路原理的工程師，可以更快的進入FPGA系統(tǒng)的邏輯設(shè)計工作，而且可以設(shè)計出更適合硬件實現(xiàn)的HDL代碼。本階段學(xué)習(xí)目標(biāo)是掌握FPGA硬件電路的基本知識、設(shè)計方法和調(diào)試技巧，并熟練掌握FPGA開發(fā)的軟件環(huán)境，為將來的邏輯設(shè)計工作打好基礎(chǔ)。
| 序號 |
課程名稱 |
課程內(nèi)容 |
掌握要求 |
| 1 |
FPGA開發(fā)環(huán)境
（QuartusII） |
本課程從零起點，講解QuartusII軟件開發(fā)系統(tǒng)的功能和安裝方法，詳細介紹QuartusII下的基本操作、管理配置和編輯器。
通過實驗，掌握QuartusII軟件環(huán)境中代碼輸入、編譯、仿真、下載和調(diào)試的方法和技巧。 |
精通 |
| 2 |
硬件描述語言入門
（Verilog HDL） |
硬件描述語言（HDL）是FPGA設(shè)計中重要的基礎(chǔ)。本課程將從零開始，通過大量編程實例重點講解Verilog HDL語言的基本語法，常用語句和典型結(jié)構(gòu)等知識。 |
精通 |
| 3 |
FPGA硬件電路設(shè)計基礎(chǔ) |
本課程主要讓學(xué)員了解FPGA系統(tǒng)的硬件電路設(shè)計，通過對典型系統(tǒng)的拆解分析，掌握FPGA硬件小系統(tǒng)設(shè)計的關(guān)鍵知識點。掌握電路設(shè)計常用軟件OrCAD和Protel的使用方法。 |
掌握 |
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第二階段：FPGA/IC邏輯設(shè)計工程師 |
| ● 課程目標(biāo)
- 職場定位：Logic Design Engineer for FPGA/IC
- 本期目標(biāo)：參加本期培訓(xùn)的學(xué)員應(yīng)該掌握Verilog HDL硬件語言編程技巧，具備FPGA系統(tǒng)設(shè)計的硬件基礎(chǔ)知識。邏輯設(shè)計是FPGA設(shè)計和IC設(shè)計中重要的一部分，也是就業(yè)面很廣的一部分。本期學(xué)習(xí)的主要目標(biāo)是精通FPGA和IC的邏輯設(shè)計，精通FPGA開發(fā)流程，強化學(xué)員對硬件描述語言（Verilog
HDL）的理解和編碼調(diào)試的能力，同時掌握復(fù)雜FPGA系統(tǒng)的結(jié)構(gòu)設(shè)計方法。
| 序號 |
課程名稱 |
課程內(nèi)容 |
掌握要求 |
| 4 |
Verilog
HDL語言高級編程技術(shù) |
HDL語言編程FPGA系統(tǒng)開發(fā)中重要的一部分，也是就業(yè)面廣的方向。本課程的主要目標(biāo)是精通FPGA/IC的邏輯程序設(shè)計，精通Verilog
HDL開發(fā)環(huán)境，強化學(xué)員對Verilog HDL的理解和編碼調(diào)試的能力，包括系統(tǒng)仿真驗證、測試臺程序設(shè)計、任務(wù)、函數(shù)、有限狀態(tài)機以及并行流水結(jié)構(gòu)的設(shè)計。 |
精通 |
| 5 |
基于FPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計 |
數(shù)據(jù)采集領(lǐng)域是FPGA主要的應(yīng)用領(lǐng)域，
本課程將教會學(xué)員如何從零開始設(shè)計一個基于FPGA的數(shù)據(jù)采集系統(tǒng)，內(nèi)容包括AD芯片的選擇、FPGA芯片選型、硬件電路設(shè)、FPGA采集程序設(shè)計和調(diào)試等。 |
掌握 |
| 6 |
基于FPGA的數(shù)字信號處理（DSP）系統(tǒng)設(shè)計 |
數(shù)字信號處理（DSP）是FPGA的一個新興的應(yīng)用領(lǐng)域，F(xiàn)PGA可以替換傳統(tǒng)的DSP芯片或者高性能的CPU來完成數(shù)字信號的處理算法。本課程將教會學(xué)員在FPGA芯片上從零開始構(gòu)建一個高性能的數(shù)字信號處理系統(tǒng)。內(nèi)容包括算法的優(yōu)化策略和方法、硬件乘法器IP的使用、并行流水結(jié)構(gòu)設(shè)計、復(fù)雜系統(tǒng)的仿真驗證方法、在線調(diào)試等整個流程。 |
了解 |
| 7 |
基于FPGA的SoPC系統(tǒng)設(shè)計 |
介紹基于FPGA的SoPC系統(tǒng)相關(guān)概念及開發(fā)流程，掌握NIOSII軟核處理器的構(gòu)建和裁減方法以及NIOSII下軟件設(shè)計流程。了解NIOSII外設(shè)驅(qū)動涉及到的關(guān)鍵技術(shù)點，并重點學(xué)習(xí)用戶自定義指令設(shè)計和自定義外設(shè)的驅(qū)動開發(fā)。 |
掌握 |
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第三階段：FPGA系統(tǒng)設(shè)計工程師 |
● 課程目標(biāo)
- 職場定位：FPGA System Design Engineer
- 本期目標(biāo)：參加本期培訓(xùn)的學(xué)員應(yīng)該掌握FPGA應(yīng)用開發(fā)和系統(tǒng)開發(fā)能力。本期學(xué)習(xí)的主要目標(biāo)是掌握基于FPGA的產(chǎn)品開發(fā)從需求分析到詳細設(shè)計整個過程的開發(fā)內(nèi)容，深入掌握Verilog
HDL程序開發(fā)技巧，能夠熟練的根據(jù)時序設(shè)計出電路。另外，本期課程還會讓學(xué)員了解另外兩個比較重要的嵌入式系統(tǒng)硬件平臺：DSP和ARM，使學(xué)員在掌握FPGA的同時，也了解其他嵌入式系統(tǒng)硬件平臺的開發(fā)方法，拓展學(xué)員的知識面，豐富學(xué)員的知識結(jié)構(gòu)。后，本期將花一周時間，重點讓學(xué)員從零開始完整完成一個真實項目的設(shè)計，使學(xué)員在鞏固所學(xué)內(nèi)容的同時，迅速積累項目設(shè)計經(jīng)驗，真正成為符合企業(yè)需求的FPGA開發(fā)人才。另外，通過實際項目案例，可以對學(xué)員知識薄弱環(huán)節(jié)進行重點加強。目前學(xué)員在嵌入式學(xué)院可完成的真實項目包括：高速PCI數(shù)據(jù)采集卡、視頻信號捕捉測試卡、視頻圖像處理芯片原型，學(xué)員可在嵌入式學(xué)院學(xué)習(xí)期間獨立完成其中一個項目，其他項目可在結(jié)業(yè)后完成，學(xué)院提供相關(guān)源碼和文檔。
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| 序號 |
課程名稱 |
課程內(nèi)容 |
掌握要求 |
| 8 |
FPGA與其他處理器協(xié)同系統(tǒng)的設(shè)計 |
DSP和ARM是目前另外兩個主流的嵌入式硬件平臺，嵌入式利用自身在這兩種硬件系統(tǒng)方面的教學(xué)優(yōu)勢，使學(xué)員了解這兩種硬件系統(tǒng)應(yīng)用開發(fā)和系統(tǒng)開發(fā)的特點，并對比FPGA操作系統(tǒng)，讓學(xué)員了解目前主流嵌入式硬件平臺的異同點，增進對嵌入式硬件系統(tǒng)開發(fā)的理解，拓展學(xué)員知識面，增加就業(yè)渠道。 |
了解 |
| 9 |
FPGA項目實踐 |
本課程將通過一個真實完整的項目案例，讓學(xué)員了解真實項目的開發(fā)流程，讓學(xué)員知道如何將所學(xué)知識應(yīng)用到項目開發(fā)中。本課程將模擬真實項目的管理過程，培養(yǎng)學(xué)員項目團隊協(xié)同開發(fā)能力，項目文檔編寫能力和新知識的學(xué)習(xí)能力，為下一步就業(yè)做好知識上和心理上的充分準備。目前學(xué)員在嵌入式學(xué)院可完成的真實項目包括：高速PCI數(shù)據(jù)采集卡、視頻信號捕捉測試卡、視頻圖像處理芯片選型
，學(xué)員可在嵌入式學(xué)院學(xué)習(xí)期間獨立完成其中一個項目，其他項目可在結(jié)業(yè)后完成。 |
掌握 |
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DSP硬件開發(fā)、系統(tǒng)開發(fā)
shuhaipeixun
總部李老師